参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 86/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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5–14
Chapter 5: Functional Description—Transmitter
Error Flagging and Handling
Table 5–2 summarizes the SPI-4.2 protocol errors.
Table 5–2. SPI-4.2 Protocol Error Handling
Error
Condition
■
■
Response
When stat_ts_sync is asserted,
assert err_ts_dip2 .
stat_ts_sync remains asserted
(high).
Single DIP-2 or frame error has been
detected
Assuming the bad_level input is greater
than 1 ( ctl_ts_sync_bad_theshold )
Bit error on bus
■
■
Transmit output data ( TDAT ) is
unaffected.
For pessimistic mode, the received
calendar status is ignored, the status
is not forwarded to the user logic, and
the transmit scheduler is not updated
with new credits.
■
For optimistic mode, no action is
taken. An incorrect status value may
be extracted and passed on to the
scheduler.
■
■
Bit errors on bus
Incorrect status edge
■
When stat_ts_sync is asserted, the
scheduler ignores a value of 11.
Multiple consecutive DIP-2 or frame
errors when sync is detected
Causes the bad_level counter to go over
the bad level threshold
( ctl_ts_sync_bad_theshold)
■
■
■
Calendar multiplier and
Maximum calendar length
values do not match the far-end
values
Receiver is sending incorrect
calendar multiplier or calendar
length values
Receiver sending corrupted
status frames
■
■
■
■
When stat_ts_sync is not asserted,
the state machine returns to the
disabled state and waits for the next
framing pattern.
All credits are revoked.
Data stops transmitting on the nearest
burst unit size boundary or EOP.
Training patterns are sent
continuously.
■
■
The data in the buffer is untouched.
Once the status channel regains sync,
the transmitter restarts, and packet
transfers resume from where they left
off (that is, continue open packets).
Atlantic Interface Error Detection and Handling
When the Atlantic error checking parameter is turned on, a filtering block—the
Atlantic FIFO buffer error checker—is instantiated at the write side of the FIFO buffer
to ensure that only valid packets are written into memory.
The Atlantic FIFO buffer error checker block checks for missing SOP and EOP
markers, for each port. If these markers are found to be missing, their respective
err_aN_msopN and err_aN_meopN signals are asserted and the packet is corrected.
These signals remain high for one aN_atxclk cycle. These error conditions do not
correlate directly—in terms of latency—to the data coming out of the FIFO buffer.
When a missing SOP error is detected, the Atlantic FIFO error checker block asserts
the err_aN_msopN flag and filters the burst. Data following a missing SOP is ignored
for that port until a SOP is detected.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
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| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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