参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 114/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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A–4
Appendix A: Start-Up Sequence
Troubleshooting
1. The PLL locked signal is not asserted or toggles. Ensure that the input clock jitter is
within the PLL jitter requirements. In some cases, if the PLL locked signal toggles,
the PLL must be reset. If so, perform the appropriate steps listed in Table A–1 on
page A–2 . Refer to your PLL’s documentation for further information.
2. Data channel does not sync. This problem can be detected when
stat_rd_rdat_sync remains low or toggles. The following tips may prove useful:
■
■
■
Ensure all resets are released.
Ensure all clocks are up, and measure clock frequencies.
Ensure training patterns are received.
3. Data channel syncs but only training patterns are received. This problem can be
detected when stat_rd_rdat_sync goes high, but no data is received, and
stat_rd_tp_flag toggles. The following tips may prove useful:
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■
For 128-bit receiver variations, ensure that the rxsys_clk to rdint_clk ratio is
Ensure that the calendar length and calendar multiplier are set to the same
values in both devices.
Verify timing requirements for the status channel
Select the clock edge that drives or samples the clock with ctl_ts_statedge
and ctl_rs_statedge .
Verify t co for the rsclk and rstat pins in the receiver MegaCore function. The
ALTDDIO megafunction keeps on-chip skew to a minimum.
Verify board skew for rsclk / rstat
Verify the setup and hold times for tstat on tsclk in the transmit MegaCore
function. The ALTDDIO megafunction keeps on-chip skew to a minimum.
Verify that tsclk is operating at the correct frequency.
4. Data channel syncs but stat_ry_disabled goes high or toggles. The rx_stat_phy
FIFO buffer may be underflowing or overflowing, due to incorrect configuration.
For guidance, refer to the relevant comments in <variation name> _rx_core.v HDL
file ( rx_stat_phy section, setting the thresholds).
5. Receive MegaCore function detects DIP-4 errors during normal transmission. The
following tips may prove useful:
■
The receiver MegaCore function (non-DPA variations) assume that the data is
edge aligned. The alignment can be changed at the receiver and transmitter. It
is easier to change the receiver by specifying a different alignment using the
INCLOCK_DATA_ALIGNMENT parameter of the ALTLVDS megafunction. In the
transmitter, the tdclk can be driven by a PLL clock output instead of a SERDES
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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