参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 92/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
5–20
Chapter 5: Functional Description—Transmitter
Signals
Table 5–7. SPI-4.2 Status Channel Control and Status (Part 2 of 3)
Signal
ctl_ts_statedge
Direction
Input -
Static
constant
Clock Domain
Description
Controls the edge of tsclk on which tstat is
sampled (1= positive edge; 0= negative edge). Only
change at reset.
Number of status frames which must be error free
ctl_ts_sync_good_
threshold[3:0]
Input
( err_ts_frm =0 and err_ts_dip2 =0) to assert
stat_ts_sync . Zero is interpreted as one. Only
change at reset.
Number of status frames which must be errored
ctl_ts_sync_bad_
threshold[3:0]
Input
tsclk
( err_ts_frm =1 and err_ts_dip2 =1) to deassert
stat_ts_sync . Zero is interpreted as one. Only
change at reset.
Indicates status frames are well formed, according to
stat_ts_sync
ctl_ts_rsfrm
stat_ts_disabled
Output
Input
Output
hysteresis with ctl_ts_synch_good_threshold
and ctl_ts_bad_threshold .
Forces the status state machine into the disabled
state, beginning at the next frame, at which time
stat_ts_sync is forced low and
stat_ts_disabled is asserted.
Indicates that the status state machine is in the
disabled state. Asserted at startup, after the negative
edge of stat_ts_sync , or at a frame boundary if
ctl_ts_rsfrm is asserted. Deasserted when a
potentially valid framing pattern is detected. A
potentially valid framing word is ‘b11 followed by
anything other than ‘b11 .
stat_ts_dip2state
stat_ts_frmstate
stat_ts_exstat_adr[7:0]
stat_ts_exstat[1:0]
Output
Output
Output
Output
tsclk
Indicates that the status state machine is in DIP-2
state.
Indicates that the status state machine is in framing
state.
Port number for the received status value.
Received status value.
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
发布紧急采购，3分钟左右您将得到回复。