参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 83/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页当前第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
Chapter 5: Functional Description—Transmitter
Reset Structure
5–11
1
The SPI-4.2 tdclk is not a separate clock domain because it is not on an FPGA clock
signal. Instead, alternating 1s and 0s are preloaded into the tdclk serializer. As tdclk
is generated using the same PLL as the rest of the data, the clock and data are
launched at the same time. The same technique applies to the 32-bit data path width,
where the ALTLVDS megafunction is set to alternating 1s and 0s for the tdclk signal.
Figure 5–5. Clock Layout Diagram (Quarter Rate)
tdint_clk
a0_atxclk
tdat[15:0]
tctl
tdclk
altddio_out
Data
Processor
Scheduler
Atlantic
Buffer 0
Atlantic
Interface 0
aN_atxclk
( Note 2, 3 )
trefclk
tsclk
ctl_ts_statedge
LVTTL
Status
Processor
Atlantic
Buffer N
Atlantic
Interface N
txsys_clk
tstat[1:0]
LVTTL
2
Reset Structure
By default, the txreset_n signal is the asynchronous global reset for the MegaCore
function. It is internally metastable hardened and passed to each of the individual
clock domains.
Asserting reset deletes all data in the buffers and resets all of the state bits in the error
checking logic.
In addition to the reset, asynchronous reset and locked signals are provided for the
internal PLL, if present. The PLL should be reset and stable along with all other clocks
before the reset is released.
Error Flagging and Handling
This section outlines how the POS-PHY Level 4 transmitter MegaCore function
responds to various errors.
SPI-4.2 Error Detection and Handling
The transmitter MegaCore function monitors and decodes the SPI-4.2 input status
channel. When an error is detected, an error flag is asserted. The flag pulses high for
one tsclk period for each error. Errors occur when the received status channel does
not match expectations set by the state machine shown in Figure 6.11 FIFO Status State
Diagram (Sending Side) of the SPI-4.2 Specification .
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RIOPHY | IP RAPID I/O |
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
| IP-QDRII/UNI | 功能描述:开发软件 QDRII SRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMAC | 功能描述:开发软件 100G Ethernet Mac MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
发布紧急采购，3分钟左右您将得到回复。