参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 81/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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Chapter 5: Functional Description—Transmitter
5–9
Clock Structure
Multiple Clock Domain
In multiple clock domain mode, the tdint_clk clocks the protocol logic of the
MegaCore function, and the read side of the Atlantic FIFO buffers.
In multiple clock mode, an extra input clock is instantiated for each Atlantic FIFO
buffer in the MegaCore function, which is used for the write side of the buffers. The
naming convention for these input clocks is aN_atxclk . These clocks are inputs to the
MegaCore function and can either be tied together or controlled individually.
Table 5–1 shows the clock frequency values for a data rate of 800 Mbps on the SPI-4.2
bus.
Table 5–1. Clock Domains
Clock Domain
Transmit MegaCore function
clock ( trefclk / tdint_clk )
Transmit status channel
clock ( tsclk )
System clock ( txsys_clk )
Transmit Atlantic clock
( aN_atxclk )
Description
The trefclk clock is the input to the MegaCore function. The tdint_clk clock is an output
wire, and is the output of a fast PLL. The trefclk can be generated from multiple possible
sources, for various frequencies. For example, a SPI-4.2 bus rate of 800 Mbps requires a
100 MHz clock for a data path width of 128 bits, a 400 MHz clock for a data path width of 32
bits, and a 200 MHz clock for a data path width of 64 bits.
The SPI-4.2 specification specifies a maximum status clock of ? of the tdclk frequency.
This clock may be independent of tdclk . For example, it is possible to have a frequency of
100 MHz or less for a data path width of 128 or 64 bits, and of 25 MHz or less for a data path
width of 32 bits.
The txsys_clk frequency must be faster than, or equal to, the tsclk frequency. This clock
transfers status to the external status interface.
This clock is typically asynchronous to trefclk , but this is not a restriction. In the
individual buffers mode, there may be as many clock domains as there are ports, and they
are all allowed to be of different phase and frequency.
May 2013
Altera Corporation
POS-PHY Level 4 MegaCore Function User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
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| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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