参数资料
| 型号： | IP-POSPHY4 |
| 厂商： | Altera |
| 文件页数： | 138/144页 |
| 文件大小： | 0K |
| 描述： | IP POS-PHY L4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | POS-PHY 4 级接口，链路层/物理层 |
| 许可证： | 初始许可证 |
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G–4
Appendix G: Conversion from v2.2.x
Transmitter Signals
Table G–1. Receiver Signal Changes (Part 3 of 3)
Version 2.4.x and 2.3.x Signal
Name
stat_rd_dip4_oos
err_rd_dip4
err_rd_pr
err_rd_tp
err_rd_sob
err_rd_sop8
err_rd_eightn
err_rd_abuf_oflw
ctl_rd_abuf_flush
err_ry_paddr
–
–
–
–
–
Version 2.2.x Signal Name
stat_rr_rx_dip4_oos
err_rr_dip4
err_rr_pr
err_rr_tp
err_rr_sob
err_rr_sop8
err_rr_eightn
err_rr_prbuf_oflw
ctl_rr_pbuf_flush
err_rr_paddr
err_rr_rxintfifo_oflw
ctl_rr_pbuf_threshold_high
ctl_rr_pbuf_threshold_low
stat_rr_pbuf_level
stat_a0_rxintfifo_empty
Notes
No change.
In version 2.2.x, this signal is in the rrefclk
domain; in version 2.3.0, this signal is in the
rxsys_clk domain.
Removed from Signals table.
Transmitter Signals
In the 2.2.x versions of the MegaCore function, data is written to the Atlantic FIFO
buffers using the Atlantic clock ( aN_atxclk ). The logic, and reading from the Atlantic
FIFO buffer, is synchronous to trefclk / tx_coreclock (transmit clock). The SPI-4.2
transmit clock, tdclk , is generated from trefclk . Signals synchronous to trefclk are
infixed by _tc_ . The status processor is synchronous to tsclk . Signals synchronous to
tsclk are infixed by _ts_ . The external status signals in the shared buffer with
embedded addressing mode are synchronous to the Atlantic clock, a0_txclk .
In the 2.4.x and 2.3.x versions, the logic is synchronous to tdint_clk . The tdint_clk
clock is derived from trefclk . Signals synchronous to tdint_clk are infixed by _td_ .
Reading from the Atlantic FIFO buffer is always done using tdint_clk . In the single
clock domain mode, writing to the Atlantic FIFO buffer is synchronous to tdint_clk .
In the multiple clock domain mode, writing to the Atlantic FIFO buffer uses
aN_atxclk . For more information, refer to the “Clock Structure” section of the
“Functional Description—Transmitter” chapter.
In 2.4.x and 2.3.x versions of the MegaCore function, the status processor is
synchronous to tsclk ; however, the external status signals are in the txsys_clk
domain. The txsys_clk clock is an input to the MegaCore function, and may be set to
tsclk . Signals synchronous to tsclk are infixed by _ts_ , and signals synchronous to
txsys_clk are infixed by _ty_ .
POS-PHY Level 4 MegaCore Function User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPS054193X | 功能描述:保险丝 800A 1000V 3GKN/75 RoHS:否 制造商:Littelfuse 产品:Surface Mount Fuses 电流额定值:0.5 A 电压额定值:600 V 保险丝类型:Fast Acting 保险丝大小/组:Nano 尺寸:12.1 mm L x 4.5 mm W 安装风格: 端接类型:SMD/SMT 系列:485 |
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| IPR-100GEMACPHY | 功能描述:开发软件 100 Gb Ethernet MAC PHY MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-100GEPHY | 功能描述:开发软件 100G Ethernet Phy MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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