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参数资料
| 型号： | IPR-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 102/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 续用许可证 |
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5–16
Chapter 5: Testbench
Example Testbench – Verilog HDL
Pin_mon Tasks - Verilog HDL
Table 5–11. pin_mon Tasks
Task
on
off
verbose_on
verbose_off
set_expect (bit_value)
Function
This task enables monitoring (the en input pin must also be set high to enable
monitoring).
This task disables monitoring (regardless of the value of the en input pin).
This task enables the display of verbose messages.
This task disables the display of verbose messages.
This task sets the expected pin value.
Clock and Reset Generator
The DUT and the SISTER use a common clock, with the frequency set by the
MegaWizard Plug-In Manager.
There is one master reset signal ( reset_n ) that resets all the logic in the demonstration
testbench (DUT, SISTER(s), AGENs, AMONs and status monitors).
1
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Ensure reset_n to the MegaCore function starts high at Time=0 , and then goes low for
proper reset of the simulation model. Some simulators do not detect the transition if
reset_n is asserted low at T=0 .
To allow for easy modification, the reset section of the testbench is marked by
start–end comment tags:
SERIALLITE2_TB_RESET_START
SERIALLITE2_TB_RESET_END
The clock and reset utilities are included in the testbench top-level file.
Custom PHY IP Core
The DUT and the SISTER use an external transceiver for Arria V and Stratix V
configurations. You are required to separately instantiate the Custom PHY IP core
using the MegaWizard Plug-In Manager.
Example Testbench – Verilog HDL
To allow for easy modification of the demonstration testbench, its main section is
marked by start–end tags:
//SERIALLITE2_TB_MAIN_START
//SERIALLITE2_TB_MAIN_END
Because there is no Atlantic to Atlantic score-boarding, the demonstration testbench
focuses on passing error-free data rather than errored data. Any error condition that
involves dropped or errored packets, must be handled in the testbench by setting
proper expectations.
SerialLite II MegaCore Function
User Guide
January 2014 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| EBM28DRMN-S288 | CONN EDGECARD 56POS .156 EXTEND |
| RSM08DTKI-S288 | CONN EDGECARD 16POS .156 EXTEND |
| ECM06DTMD-S273 | CONN EDGECARD 12POS R/A .156 SLD |
| ECM06DTMN-S273 | CONN EDGECARD 12POS R/A .156 SLD |
| RBM12DCCI-S189 | CONN EDGECARD 24POS R/A .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-SRAM/QDRII | 功能描述:开发软件 QDRII SRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SSIP | 功能描述:开发软件 Crypto Bundle BU Solution RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-TRIETHERNET | 功能描述:开发软件 Triple Speed Ethernt MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-TRIETHERNETF | 功能描述:开发软件 3x Spd Ethernet MAC MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-R-UNIV-CORE | 制造商:Brady Corporation 功能描述:UNIVERSAL RIBBON CORE; For Use With:Bradys IP Printer ;RoHS Compliant: NA |
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