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参数资料
| 型号： | IPR-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 68/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 续用许可证 |
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4–14
Chapter 4: Functional Description
Clocks and Data Rates
Your SerialLite II MegaCore function design always contains a PHY layer, based on
the device you select. The link layer portions is present if the Data Type option is set
to Packets . The inclusion of receiver and transmitter components is determined by the
Port Type option that you select ( Bidirectional , Transmitter only , Receiver only ). For
example, if Data Type is Packets ; Port Type is Bidirectional ; the receiver FIFO is set to
0 bytes; and the device family is Stratix II GX , refer to the following diagrams:
■
■
■
Figure 4–13. Arria II GX/Stratix IV PHY Layer
ctrl_rr_enadscram
rrefclk
rc v d_clk_out
rx_clkout[0]
RXPLL
Atlantic
Interface
rxrdp_ena
rxrdp_dat
slite2_phy
xcvr2
OR
xcvr2_tx/
xcvr2_rx
rxin[0]
rxin[n]
ctrl_tc_serial_lpbena
err_rr_pcfifo_ufl w
err_rr_pcfifo_ofl w
err_tc_pcfifo_ofl w
err_tc_pcfifo_ufl w
err_rr_8berrdet
err_rr_disp
err_rr_rl v
stat_rr_sigdet
stat_rr_rxlocked
stat_rr_fre q lock
stat_rr_pattdet
stat_rr_gxsync
Atlantic
Interface
txrdp_ena
txrdp_da v
txrdp_dat
reset_logic_gx
txout[0]
txout[n]
cal_blk_clk
reconfig_clk
mreset_n
reset_syncer
slite2_top
ctrl_tc_enascram
tx_coreclock
ctrl_tc_force_train
TXPLL
reconfig_togxb
reconfig_fromgxb
gxb_po w erdo w n
SerialLite II MegaCore Function
User Guide
stat_tc_rst_done
trefclk
tx_coreclock
stat_tc_pll_locked
January 2014 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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