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参数资料
| 型号： | IPR-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 67/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 续用许可证 |
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Chapter 4: Functional Description
Clocks and Data Rates
Figure 4–12. Full Featured Clock Structure for 5G Symmetrical With TSIZE = 2
slite2_top
rc v d_clk_out[n-1:0]
4–13
rxrdp_clk
tx_coreclock
tx_coreclk
Atlantic
Regular
ATLFIFO
tx_coreclock
W ord Aligner (&
Training Pattern
n-bit
PComp_
FIFO_0
RM_
FIFO_0
Byte
deserializer
RX Core
Detection),
[Link State
Machine]
#n SLITE2
High
Speed
Atlantic
Priority
PComp_
RM_
Byte
Links
rxhpp_clk
ATLFIFO
tx_coreclock
n-bit
FIFO_n-1
FIFO_n-1
deserializer
rc v d_clkn-1
Atlantic
Regular
txrdp_clk
ATLFIFO
tx_coreclock
Training
n-bit
Byte
serializer
#m SLITE2
Generator [Link
State Machine]
High
Speed
TX Core
Byte
Links
tx_coreclock
n-bit
serializer
Atlantic
Priority
txhpp_clk
ATLFIFO
TXPLL
XC V R
Reset Sync
tx_coreclock
mreset_n
trefclk
Arria V, Cyclone V, and Stratix V Transceiver Clocking
For Arria V, Cyclone V, and Stratix V configurations, you must integrate the
transceiver to the SerialLite II MegaCore function manually.
When you configure the transceiver to work in more than 1 lane per SerialLite II
instance, the tx_clkout(0) signal from the TX channel (PHY IP) must drive the
SerialLite II input clock ( tx_coreclk ) and the input port ( tx_coreclkin ) of all TX
channels (PHY IP). Similarly, if your design requires more than 1 RX channel per
SerialLite II instance, the rx_clkout(0) from the RX channel (PHY IP) must drive the
SerialLite II input clock ( rx_coreclk ) and the input port ( rx_coreclkin ) of all RX
channels (PHY IP).
SerialLite II MegaCore Pin-Out Diagrams
This section shows pin-out diagrams for the SerialLite II MegaCore function. The
following diagrams are included:
■
■
■
■
January 2014
Altera Corporation
SerialLite II MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| EBM28DRMN-S288 | CONN EDGECARD 56POS .156 EXTEND |
| RSM08DTKI-S288 | CONN EDGECARD 16POS .156 EXTEND |
| ECM06DTMD-S273 | CONN EDGECARD 12POS R/A .156 SLD |
| ECM06DTMN-S273 | CONN EDGECARD 12POS R/A .156 SLD |
| RBM12DCCI-S189 | CONN EDGECARD 24POS R/A .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPR-SRAM/QDRII | 功能描述:开发软件 QDRII SRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-SSIP | 功能描述:开发软件 Crypto Bundle BU Solution RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-TRIETHERNET | 功能描述:开发软件 Triple Speed Ethernt MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IPR-TRIETHERNETF | 功能描述:开发软件 3x Spd Ethernet MAC MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-R-UNIV-CORE | 制造商:Brady Corporation 功能描述:UNIVERSAL RIBBON CORE; For Use With:Bradys IP Printer ;RoHS Compliant: NA |
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