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参数资料
| 型号： | IPR-SLITE2 |
| 厂商： | Altera |
| 文件页数： | 75/110页 |
| 文件大小： | 0K |
| 描述： | IP SERIALLITE II RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | SerialLite II 协议 |
| 许可证： | 续用许可证 |
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Chapter 4: Functional Description
MegaCore Configuration for Arria V, Cyclone V, and Stratix V Devices
Table 4–3. Custom PHY IP Core Settings (Part 2 of 2)
4–21
Option
Create tx_coreclkin port
Create rx_recovered_clk port
Description
Provides transceiver clock output to the tx_coreclk signal in the
SerialLite II MegaCore.
For Arria V, Cyclone V, and Stratix V designs with more than 1
channel, connect transceiver PHY tx_clkout(0) to
tx_coreclkin (N-1:0) .
Provides a recovered clock output for the transceiver.
Provide the following ports:
■
tx_forceelecidle
Setting
Required
Off
Create optional ports
■
■
■
rx_is_lockedtoref
rx_is_lockedtodata
rx_signaldetect
Optional
Avalon data interfaces
Enable embedded reset controller
Enables support for Avalon-Streaming (ST) interface.
Enables the controller to reset the transceiver.
Provide the following word aligner status ports for the transceiver:
Optional
Required
Create optional word aligner status
ports
■
■
rx_syncstatus
rx_patterndetect
Optional
Enable run length violation checking
Enable rate match FIFO
Create optional rate match FIFO
status ports
Enable 8B/10B encoder/decoder
Enable manual disparity control
Enables run length violation check to the err_rr_rlv signal in the
SerialLite II MegaCore.
Enables support for rate match FIFO.
Enable the status ports for rate match FIFO.
Provide the following ports:
rx_runningdisp—provides running disparity status to the
■
err_rr_disp signal in the SerialLite II core.
rx_datak—indicates whether the rx_parallel_data output port
■
contains data or control symbol.
Enables manual disparity control for the 8B/10B encoder/decoder.
Provide the following status ports for the 8B/10B encoder/decoder
operation:
Required
Optional
Optional
Required
Off
Create optional 8B/10B status ports
■
■
rx_errdetect
rx_disperr
Optional
Enable byte ordering block
Enable byte ordering block manual
control
Allow PLL/CDR reconfiguration
Enables byte ordering pattern configuration.
Provides manual control for the byte ordering block.
Enables support for dynamic reconfiguration of Tx PLL and Rx CDR.
Off
Off
Off
f For more information about the Custom PHY IP core ports, refer to the Altera
Extra Signals Between SerialLite II MegaCore and Custom PHY IP Core
The SerialLite II MegaCore function includes new signals to interface with the
Custom PHY IP core for data communication.
January 2014
Altera Corporation
SerialLite II MegaCore Function
User Guide
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PDF描述 |
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参数描述 |
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