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参数资料
| 型号： | S1C17554B00E10L |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 24 MHz, RISC MICROCONTROLLER, PBGA48 |
| 封装： | 3.137 X 3.137 MM, 0.72 MM HEIGHT, 0.40 MM PITCH, WCSP-48 |
| 文件页数： | 276/318页 |
| 文件大小： | 2643K |
| 代理商： | S1C17554B00E10L |
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7 CLOCK GENERATOR (CLG)
7-12
Seiko Epson Corporation
S1C17554/564 TECHNICAL MANUAL
D[7:6]
Reserved (S1C17554)
IOSCWT[1:0]: IOSC Wait Cycle Select Bits (S1C17564)
An oscillation stabilization wait time is set to prevent malfunctions due to unstable clock operations at
the start of IOSC oscillation.
The IOSC clock is not supplied to the system immediately after IOSC oscillation starts until the time
set here has elapsed.
8.5 IOSC Oscillation Stabilization Wait Time Settings
Table 7.
IOSCWT[1:0]
Oscillation stabilization wait time
0x3
8 cycles
0x2
16 cycles
0x1
32 cycles
0x0
64 cycles
(Default: 0x0)
This is set to 64 cycles (IOSC clock) after an initial reset. This means the CPU can start operating when
the CPU operation start time at initial reset indicated below (at a maximum) has elapsed after the reset
state is canceled.
CPU operation start time at initial reset
≤ IOSC oscillation start time (max.) + IOSC oscilla-
tion stabilization wait time (64 cycles)
When the system clock is switched to IOSC immediately after turning the IOSC oscillator on, the IOSC
clock is supplied to the system after the IOSC clock system supply wait time indicated below (at a
maximum) has elapsed. If the power supply voltage LVDD has stabilized sufficiently, IOSCWT[1:0] can
be set to 0x3 to reduce the oscillation stabilization wait time.
IOSC clock system supply wait time
≤ IOSC oscillation start time (max.) + IOSC oscillation
stabilization wait time
D[5:4]
OSC3WT[1:0]: OSC3 Wait Cycle Select Bits
An oscillation stabilization wait time is set to prevent malfunctions due to unstable clock operation at
the start of OSC3 oscillation.
The OSC3 clock is not supplied to the system immediately after OSC3 oscillation starts—e.g., when
the OSC3 oscillator is turned on with software—until the time set here has elapsed.
8.6 OSC3 Oscillation Stabilization Wait Time Settings
Table 7.
OSC3WT[1:0]
Oscillation stabilization wait time
0x3
128 cycles
0x2
256 cycles
0x1
512 cycles
0x0
1024 cycles
(Default: 0x0)
This is set to 1,024 cycles (OSC3 clock) after an initial reset.
When the system clock is switched to OSC3 immediately after the OSC3 oscillator circuit is turned on,
the OSC3 clock is supplied to the system after the OSC3 clock system supply wait time indicated below
(at a maximum) has elapsed.
OSC3 clock system supply wait time
≤ OSC3 oscillation start time (max.) + OSC3 oscilla-
tion stabilization wait time
Note: Oscillation stability will vary, depending on the resonator and other external components.
Carefully consider the OSC3 oscillation stabilization wait time before reducing the time.
The OSC3 oscillation stabilization wait circuit is enabled only when OSC3WCE/CLG_NFEN register
is set to 1 (default).
D3
Reserved
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