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参数资料
| 型号： | AU1550500MBC |
| 厂商： | ADVANCED MICRO DEVICES INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 500 MHz, MICROPROCESSOR, PBGA483 |
| 封装： | 21 X 21 MM, 0.80 MM PITCH, PLASTIC, LBGA-483 |
| 文件页数： | 315/468页 |
| 文件大小： | 3308K |
| 代理商： | AU1550500MBC |
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382
AMD Alchemy Au1550 Security Network Processor Data Book
EJTAG Implementation
30283D
12.4.2.7
Bypass Register (TAP Instruction BYPASS)
The Bypass register is a 1-bit read-only register, which provides a minimum shift path through the TAP. This register is also
defined in IEEE 1149.1.
12.4.3
EJTAG TAP Hardware Considerations
The EJTAG interface consists of the signals listed in Table 12-4.
The EJTAG TAP signal TCK must always be less than 1/4 the System Bus (SBUS) clock speed for proper operation. In
addition, termination as shown in EJTAG 2.5 spec must be followed.
BYPASS
TAP Instruction BYPASS
Bit
0
BP
Def.
0
Bits
Name
Description
R/W
Default
0
BP
Ignored on writes; returns zeros on reads.
R
0
Table 12-4. EJTAG Signals
Signal
Input/Output
Definition
TRST#
I
Asynchronous TAP reset.
TDI
I
Test data input to the instruction or selected data registers. This signal is sampled
on the rising edge of TCK.
TDO
O
Test data output from the instruction or data register. This signal transitions on the
falling edge and is valid on the rising edge of TCK.
TMS
I
Control signal for TAP controller. This signal is sampled on the rising edge of TCK.
TCK
I
Control clock for updating TAP controller and shifting data through instruction or
selected data register.
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PDF描述 |
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参数描述 |
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