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参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 108/210页 |
| 文件大小： | 12448K |
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Synchronous ODT Mode
Synchronous ODT mode is selected whenever the DLL is turned on and locked and
when either RTT,nom or RTT(WR) is enabled. Based on the power-down definition, these
modes are:
Any bank active with CKE HIGH
Refresh mode with CKE HIGH
Idle mode with CKE HIGH
Active power-down mode (regardless of MR0[12])
Precharge power-down mode if DLL is enabled during precharge power-down by
MR0[12]
ODT Latency and Posted ODT
In synchronous ODT mode, RTT turns on ODTL on clock cycles after ODT is sampled
HIGH by a rising clock edge and turns off ODTL off clock cycles after ODT is registered
LOW by a rising clock edge. The actual on/off times varies by tAON and tAOF around
each clock edge (see Table 88 (page 197)). The ODT latency is tied to the WRITE latency
(WL) by ODTL on = WL - 2 and ODTL off = WL - 2.
Since write latency is made up of CAS WRITE latency (CWL) and ADDITIVE latency
(AL), the AL programmed into the mode register (MR1[4, 3]) also applies to the ODT
signal. The device’s internal ODT signal is delayed a number of clock cycles defined by
the AL relative to the external ODT signal. Thus ODTL on = CWL + AL - 2 and ODTL off =
CWL + AL - 2.
Timing Parameters
Synchronous ODT mode uses the following timing parameters: ODTL on, ODTL off,
ODTH4, ODTH8, tAON, and tAOF. The minimum RTT turn-on time (tAON [MIN]) is the
point at which the device leaves High-Z and ODT resistance begins to turn on. Maxi-
mum RTT turn-on time (tAON [MAX]) is the point at which ODT resistance is fully on.
Both are measured relative to ODTL on. The minimum RTT turn-off time (tAOF [MIN])
is the point at which the device starts to turn off ODT resistance. Maximum RTT turn off
time (tAOF [MAX]) is the point at which ODT has reached High-Z. Both are measured
from ODTL off.
When ODT is asserted, it must remain HIGH until ODTH4 is satisfied. If a WRITE com-
mand is registered by the DRAM with ODT HIGH, then ODT must remain HIGH until
ODTH4 (BC4) or ODTH8 (BL8) after the WRITE command (see Figure 115 (page 198)).
ODTH4 and ODTH8 are measured from ODT registered HIGH to ODT registered LOW
or from the registration of a WRITE command until ODT is registered LOW.
2Gb: x4, x8, x16 DDR3 SDRAM
Synchronous ODT Mode
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
196
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