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参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 43/210页 |
| 文件大小： | 12448K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
Mode Register 1 (MR1)
The mode register 1 (MR1) controls additional functions and features not available in
the other mode registers: Q OFF (OUTPUT DISABLE), TDQS (for the x8 configuration
only), DLL ENABLE/DLL DISABLE, RTT,nom value (ODT), WRITE LEVELING, POSTED
CAS ADDITIVE latency, and OUTPUT DRIVE STRENGTH. These functions are control-
led via the bits shown in Figure 54 (page 137). The MR1 register is programmed via the
MRS command and retains the stored information until it is reprogrammed, until RE-
SET# goes LOW, or until the device loses power. Reprogramming the MR1 register will
not alter the contents of the memory array, provided it is performed correctly.
The MR1 register must be loaded when all banks are idle and no bursts are in progress.
The controller must satisfy the specified timing parameters tMRD and tMOD before ini-
tiating a subsequent operation.
Figure 54: Mode Register 1 (MR1) Definition
AL
RTT
Q Off
A9
A7 A6 A5 A4 A3
A8
A2 A1 A0
Mode register 1 (MR1)
Address bus
9
7
6
5
4
3
8
2
1
0
A10
A12 A11
BA0
BA1
10
11
12
13
M0
0
1
DLL Enable
Enable (normal)
Disable
M5
0
1
Output Drive Strength
RZQ/6 (40Ω [NOM])
RZQ/7 (34Ω [NOM])
Reserved
14
WL
0
1
ODS DLL
RTT
TDQS
M12
0
1
Q Off
Enabled
Disabled
BA2
15
0
1
M7
0
1
Write Levelization
Disable (normal)
Enable
Additive Latency (AL)
Disabled (AL = 0)
AL = CL - 1
AL = CL - 2
Reserved
M3
0
1
0
1
M4
0
1
RTT
ODS
M1
0
1
0
1
A13
A14
16
17
0
1
M11
0
1
TDQS
Disabled
Enabled
0
1
0
1
RTT,nom (ODT)
2
Non-Writes
RTT,nom disabled
RZQ/4 (60Ω [NOM])
RZQ/2 (120Ω [NOM])
RZQ/6 (40Ω [NOM])
RZQ/12 (20Ω [NOM])
RZQ/8 (30Ω [NOM])
Reserved
RTT,nom (ODT)
3
Writes
RTT,nom disabled
RZQ/4 (60Ω [NOM])
RZQ/2 (120Ω [NOM])
RZQ/6 (40Ω [NOM])
n/a
Reserved
M2
0
1
0
1
0
1
0
1
M6
0
1
0
1
M9
0
1
Mode Register
Mode register set 0 (MR0)
Mode register set 1 (MR1)
Mode register set 2 (MR2)
Mode register set 3 (MR3)
M15
0
1
0
1
M16
0
1
Notes: 1. MR1[17, 14, 13, 10, 8] are reserved for future use and must be programmed to 0.
2. During write leveling, if MR1[7] and MR1[12] are 1, then all RTT,nom values are available
for use.
3. During write leveling, if MR1[7] is a 1, but MR1[12] is a 0, then only RTT,nom write values
are available for use.
DLL Enable/DLL Disable
The DLL may be enabled or disabled by programming MR1[0] during the LOAD MODE
command, as shown in Figure 54 (page 137). The DLL must be enabled for normal oper-
ation. DLL enable is required during power-up initialization and upon returning to
normal operation after having disabled the DLL for the purpose of debugging or evalua-
tion. Enabling the DLL should always be followed by resetting the DLL using the
appropriate LOAD MODE command.
2Gb: x4, x8, x16 DDR3 SDRAM
Mode Register 1 (MR1)
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
137
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