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参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 187/210页 |
| 文件大小： | 12448K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页当前第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
Electrical Characteristics and AC Operating Conditions
Table 56: Electrical Characteristics and AC Operating Conditions
Notes 1–8 apply to the entire table
Parameter
Symbol
DDR3-800
DDR3-1066
DDR3-1333
DDR3-1600
Units Notes
Min
Max
Min
Max
Min
Max
Min
Max
Clock Timing
Clock period average:
DLL disable mode
TC = 0°C to 85°C
tCKdll_dis
8
7800
8
7800
8
7800
8
7800
ns
TC = >85°C to 95°C
8
3900
8
3900
8
3900
8
3900
ns
Clock period average: DLL enable mode
tCK (AVG)
ns
High pulse width average
tCH (AVG)
0.47
0.53
0.47
0.53
0.47
0.53
0.47
0.53
CK
Low pulse width average
tCL (AVG)
0.47
0.53
0.47
0.53
0.47
0.53
0.47
0.53
CK
Clock period jitter
DLL locked
tJITper
–100
100
–90
90
–80
80
–70
70
ps
DLL locking
tJITper, lck
–90
90
–80
80
–70
70
–60
60
ps
Clock absolute period
tCK(ABS) MIN = tCK (AVG) MIN + tJITper MIN; MAX = tCK (AVG) MAX + tJITper MAX
ps
Clock absolute high pulse width
tCH (ABS)
0.43
–
0.43
–
0.43
–
0.43
–
tCK
(AVG)
Clock absolute low pulse width
tCL (ABS)
0.43
–
0.43
–
0.43
–
0.43
–
tCK
(AVG)
Cycle-to-cycle jitter
DLL locked
tJITcc
200
180
160
140
ps
DLL locking
tJITcc, lck
180
160
140
120
ps
Cumulative error across 2 cycles
tERR2per
–147
147
–132
132
–118
118
–103
103
ps
3 cycles
tERR3per
–175
175
–157
157
–140
140
–122
122
ps
4 cycles
tERR4per
–194
194
–175
175
–155
155
–136
136
ps
5 cycles
tERR5per
–209
209
–188
188
–168
168
–147
147
ps
6 cycles
tERR6per
–222
222
–200
200
–177
177
–155
155
ps
7 cycles
tERR7per
–232
232
–209
209
–186
186
–163
163
ps
8 cycles
tERR8per
–241
241
–217
217
–193
193
–169
169
ps
9 cycles
tERR9per
–249
249
–224
224
–200
200
–175
175
ps
10 cycles
tERR10per
–257
257
–231
231
–205
205
–180
180
ps
11 cycles
tERR11per
–263
263
–237
237
–210
210
–184
184
ps
12 cycles
tERR12per
–269
269
–242
242
–215
215
–188
188
ps
n = 13, 14 . . . 49, 50
cycles
tERRNper
tERRnper MIN = (1 + 0.68ln[n]) × tJITper MIN
tERRnper MAX = (1 + 0.68ln[n]) × tJITper MAX
ps
2Gb:
x4,
x8,
x16
DDR3
SDRAM
Electrical
Characteristics
and
AC
Operating
Conditions
PDF:
09005aef826aaadc
2Gb_DDR3_SDRAM.pdf
–
Rev.
K
04/10
EN
78
Micron
Technology,
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to
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Micron
Technology,
Inc.
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