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参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 48/210页 |
| 文件大小： | 12448K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页当前第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
Mode Register 2 (MR2)
The mode register 2 (MR2) controls additional functions and features not available in
the other mode registers. These additional functions are CAS WRITE latency (CWL), AU-
TO SELF REFRESH (ASR), SELF REFRESH TEMPERATURE (SRT), and DYNAMIC ODT
programmed via the MRS command and will retain the stored information until it is
programmed again or until the device loses power. Reprogramming the MR2 register
will not alter the contents of the memory array, provided it is performed correctly. The
MR2 register must be loaded when all banks are idle and no data bursts are in progress,
and the controller must wait the specified time tMRD and tMOD before initiating a sub-
sequent operation.
Figure 56: Mode Register 2 (MR2) Definition
M15
0
1
0
1
M16
0
1
Mode Register
Mode register set 0 (MR0)
Mode register set 1 (MR1)
Mode register set 2 (MR2)
Mode register set 3 (MR3)
A9
A7 A6 A5 A4 A3
A8
A2 A1 A0
Mode register 2 (MR2)
Address bus
9
7
6
5 4
3
8
2
1
0
A10
A12 A11
BA0
BA1
10
11
12
13
14
15
0
CWL
0
1
0
1
BA2
ASR
2
16
17
1
0
1
A13
A14
0
1
0
1
0
1 01 01
0
1
SRT
RTT(WR)
M6
0
1
Auto Self Refresh
(Optional)
Disabled: Manual
Enabled: Automatic
M7
0
1
Self Refresh Temperature
Normal (0°C to 85°C)
Extended (0°C to 95°C)
CAS Write Latency (CWL)
5 CK (tCK ≥ 2.5ns)
6 CK (2.5ns > tCK ≥ 1.875ns)
7 CK (1.875ns > tCK ≥ 1.5ns)
8 CK (1.5ns > tCK ≥ 1.25ns)
9 CK (1.25ns > tCK ≥ 1.07ns)
Reserved
M3
0
1
0
1
0
1
0
1
M4
0
1
0
1
M5
0
1
M9
0
1
0
1
M10
0
1
Dynamic ODT
(RTT(WR))
RTT(WR) disabled
RZQ/4
RZQ/2
Reserved
Notes: 1. MR2[17, 14:11, 8, and 2:0] are reserved for future use and must all be programmed to 0.
2. On die revision A, ASR is not available; MR2[6] must be programmed to a "0," and if
operating self refresh mode above 85°C, use SRT, MR2[7].
CAS Write Latency (CWL)
CWL is defined by MR2[5:3] and is the delay, in clock cycles, from the releasing of the
internal write to the latching of the first data in. CWL must be correctly set to the corre-
sponding operating clock frequency (see Figure 56). The overall WRITE latency (WL) is
equal to CWL + AL (Figure 54 (page 137)).
2Gb: x4, x8, x16 DDR3 SDRAM
Mode Register 2 (MR2)
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
141
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