参数资料
型号: MT41J128M16HA-107:D
元件分类: DRAM
英文描述: 128M X 16 DDR DRAM, PBGA96
封装: 9 X 14 MM, LEAD FREE, FBGA-96
文件页数: 18/210页
文件大小: 12448K
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Table 70: Truth Table – CKE
Notes 1–2 apply to the entire table; see Table 69 (page 112) for additional command details
Current State3
CKE
(RAS#, CAS#, WE#, CS#)
Action5
Notes
Previous Cycle4
(n - 1)
Present Cycle4
(n)
Power-down
L
“Don’t Care”
Maintain power-down
L
H
DES or NOP
Power-down exit
Self refresh
L
“Don’t Care”
Maintain self refresh
L
H
DES or NOP
Self refresh exit
Bank(s) active
H
L
DES or NOP
Active power-down entry
Reading
H
L
DES or NOP
Power-down entry
Writing
H
L
DES or NOP
Power-down entry
Precharging
H
L
DES or NOP
Power-down entry
Refreshing
H
L
DES or NOP
Precharge power-down entry
All banks idle
H
L
DES or NOP
Precharge power-down entry
H
L
REFRESH
Self refresh
Notes: 1. All states and sequences not shown are illegal or reserved unless explicitly described else-
where in this document.
2. tCKE (MIN) means CKE must be registered at multiple consecutive positive clock edges.
CKE must remain at the valid input level the entire time it takes to achieve the required
number of registration clocks. Thus, after any CKE transition, CKE may not transition
from its valid level during the time period of tIS + tCKE (MIN) + tIH.
3. Current state = The state of the DRAM immediately prior to clock edge n.
4. CKE (n) is the logic state of CKE at clock edge n; CKE (n - 1) was the state of CKE at the
previous clock edge.
5. COMMAND is the command registered at the clock edge (must be a legal command as
defined in Table 69 (page 112)). Action is a result of COMMAND. ODT does not affect
the states described in this table and is not listed.
6. Idle state = All banks are closed, no data bursts are in progress, CKE is HIGH, and all
timings from previous operations are satisfied. All self refresh exit and power-down exit
parameters are also satisfied.
2Gb: x4, x8, x16 DDR3 SDRAM
Commands – Truth Tables
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
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