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参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 198/210页 |
| 文件大小： | 12448K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页当前第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
Table 57: Electrical Characteristics and AC Operating Conditions for Speed Extensions (Continued)
Notes 1–8 apply to the entire table
Parameter
Symbol
DDR3-1866
Units
Notes
Min
Max
Cumulative error across
2 cycles
tERR2per
–88
88
ps
3 cycles
tERR3per
–105
105
ps
4 cycles
tERR4per
–117
117
ps
5 cycles
tERR5per
–126
126
ps
6 cycles
tERR6per
–133
133
ps
7 cycles
tERR7per
–139
139
ps
8 cycles
tERR8per
–145
145
ps
9 cycles
tERR9per
–150
150
ps
10 cycles
tERR10per
–154
154
ps
11 cycles
tERR11per
–158
158
ps
12 cycles
tERR12per
–161
161
ps
n = 13, 14 . . . 49, 50 cycles
tERRNper
tERRnper MIN = (1 +
0.68ln[n]) × tJITper MIN
tERRnper MAX = (1 +
0.68ln[n]) × tJITper MAX
ps
DQ Input Timing
Data setup time to DQS, DQS#
Base (specification)
tDS
AC175
–
ps
VREF @ 1 V/ns
–
ps
Data setup time to DQS, DQS#
Base (specification)
tDS
AC150
–
ps
VREF @ 1 V/ns
–
ps
Data setup time to DQS, DQS#
Base (specification)
tDS
AC135
0
–
ps
VREF @ 1 V/ns
135
–
ps
Data hold time from DQS, DQS#
Base (specification)
tDH
DC100
20
–
ps
VREF @ 1 V/ns
120
–
ps
Minimum data pulse width
tDIPW
320
–
ps
DQ Output Timing
DQS, DQS# to DQ skew, per access
tDQSQ
–
85
ps
DQ output hold time from DQS, DQS#
tQH
0.38
–
tCK (AVG)
DQ Low-Z time from CK, CK#
tLZ (DQ)
–390
195
ps
DQ High-Z time from CK, CK#
tHZ (DQ)
–
195
ps
2Gb:
x4,
x8,
x16
DDR3
SDRAM
Electrical
Characteristics
and
AC
Operating
Conditions
PDF:
09005aef826aaadc
2Gb_DDR3_SDRAM.pdf
–
Rev.
K
04/10
EN
88
Micron
Technology,
Inc.
reserves
the
right
to
change
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or
specifications
without
notice.
2006
Micron
Technology,
Inc.
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PDF描述 |
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