- 您现在的位置：买卖IC网 > PDF目录299522 > MT41J128M16HA-107:D 128M X 16 DDR DRAM, PBGA96 PDF资料下载
参数资料
| 型号： | MT41J128M16HA-107:D |
| 元件分类： | DRAM |
| 英文描述： | 128M X 16 DDR DRAM, PBGA96 |
| 封装： | 9 X 14 MM, LEAD FREE, FBGA-96 |
| 文件页数： | 40/210页 |
| 文件大小： | 12448K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页当前第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
starting location within the block. The programmed burst length applies to both READ
and WRITE bursts.
Figure 52: Mode Register 0 (MR0) Definitions
CL
BL
CAS# latency BT
PD
A9
A7 A6 A5 A4 A3
A8
A2 A1 A0
Mode register 0 (MR0)
Address bus
9
7
6
5
4
3
8
2
1
0
A10
A12 A11
A14
BA0
10
11
12
13
M3
0
1
READ Burst Type
Sequential (nibble)
Interleaved
CAS Latency
Reserved
5
6
7
8
9
10
11
12
13
M4
0
1
0
1
0
1
0
1
0
1
M2
0
1
M5
0
1
0
1
0
M6
0
1
0
15
DLL
Write Recovery
Reserved
5
6
7
8
10
12
14
WR
01
0
M12
0
1
Precharge PD
DLL off (slow exit)
DLL on (fast exit)
BA1
16
0
BA2
17
01
Burst Length
Fixed BL8
4 or 8 (on-the-fly via A12)
Fixed BC4 (chop)
Reserved
M0
0
1
0
1
M1
0
1
M9
0
1
0
1
0
1
0
1
M10
0
1
0
1
M11
0
1
M15
0
1
0
1
M16
0
1
Mode Register
Mode register 0 (MR0)
Mode register 1 (MR1)
Mode register 2 (MR2)
Mode register 3 (MR3)
A13
14
01
M8
0
1
DLL Reset
No
Yes
Note: 1. MR0[17, 14, 13, 7] are reserved for future use and must be programmed to 0.
Burst Type
Accesses within a given burst may be programmed to either a sequential or an inter-
leaved order. The burst type is selected via MR0[3] (see Figure 52 (page 134)). The
ordering of accesses within a burst is determined by the burst length, the burst type,
and the starting column address. DDR3 only supports 4-bit burst chop and 8-bit burst
access modes. Full interleave address ordering is supported for READs, while WRITEs
are restricted to nibble (BC4) or word (BL8) boundaries.
2Gb: x4, x8, x16 DDR3 SDRAM
Mode Register 0 (MR0)
PDF: 09005aef826aaadc
2Gb_DDR3_SDRAM.pdf – Rev. K 04/10 EN
134
Micron Technology, Inc. reserves the right to change products or specifications without notice.
2006 Micron Technology, Inc. All rights reserved.
相关PDF资料 |
PDF描述 |
|---|---|
| MT45W2MW16BBB-856WT | 2M X 16 PSEUDO STATIC RAM, 85 ns, PBGA54 |
| MT46H32M32LGCM-5IT:A | 32M X 32 DDR DRAM, 5 ns, PBGA90 |
| MT46HC32M16LFCX-75:B | 32M X 16 DDR DRAM, 7.5 ns, PBGA90 |
| MT46HC32M16LGCM-54IT:B | 32M X 16 DDR DRAM, 5.4 ns, PBGA90 |
| MT47H32M16BT-37VL:A | 32M X 16 DDR DRAM, 0.5 ns, PBGA92 |
相关代理商/技术参数 |
参数描述 |
|---|
发布紧急采购，3分钟左右您将得到回复。